近年隨著電子產品小型化的趨勢，R & D研發人員在設計產品時往往會面臨到因PCB空間較小而造成PCB GND的宣洩路徑不佳，容易導致無法通過ESD/EOS測試的問題，為了順利通過IEC-61000-4-2及IEC-61000-4-5防護測試規範，R & D研發人員在系統電路上配置防護元件就變得格外重要，若防護元件配置的位置及走線方式不佳，則會導致無法發揮防護元件應有的效果，最終將導致主晶片受到ESD/EOS的影響，造成系統損壞或I/O端口功能出現異常。本文主要介紹在進行防護電路設計時，需要特別留意的防護元件位置及PCB Layout走線方式等事項，適用於目前市面上各式不同封裝的防護元件。
1. ESD/EOS保護元件配置位置的注意事項
圖一 :拆解保護元件在PCB Layout時配置位置的各項參數
● 如圖一L1 - 指PCB Layout 時Connector 與TVS的距離，建議這段距離應盡可能縮短，同時需確認Connector後第一個接觸的零件為TVS防護元件。主要目的是減少ESD/EOS瞬態能量在未通過TVS防護元件前，能量就耦合到附近或下層的敏感高速訊號trace或是電源路徑的可能性。其次，瞬態能量進入connector後到TVS防護元件宣洩至地的距離越短，迴路所造成的電磁波干擾也越小。除此之外，若瞬態能量在接觸TVS防護元件前先通過如 Common Mode Choke, 電容或電阻等元件，則會溢散出電磁波干擾系統運作，造成系統功能異常或當機。
● L2 - 指在TVS保護元件和Chipset的I/O之間的距離。在connector到 Chipset IC總長度不變的前提下，若前述L1越短則L2越長，如此可助於放電路徑上電感值增加，進而減少流往L2的分流電流並降低流至Chipset IC端的瞬態電壓振幅。甚至亦有產品在設計時，直接利用繞線的方式拉長L2的長度做為輔助達成ESD/EOS設計目標的方法。
● 如圖一所示L3- 指為了連接TVS保護元件，在原有I/O trace上外加的T字形分支Layout走線路徑。ESD/EOS瞬態突波電流在流經此L3所造成的寄生電感時，將直接造成整體箝制電壓的提升，對保護電路的設計的影響非常巨大。因此，進行設計時應盡可能使L3能夠越小越好，讓TVS防護元件不會因其L3所帶來的效應，而造成防護效果不佳。
● 需額外注意的是，若TVS接地時亦需要直接接到大面積GND層，若採用GND trace的設計則亦會在此處造成額外的電感，同樣將直接拉高整體箝制電壓表現，嚴重影響保護電路的設計功效。
2. TVS防護元件在PCB Layout的注意事項(此以USB2.0端為範例)
圖二、6-pin TVS防護元件在dual USB2.0端的Layout範例
● TVS防護元件的VDD腳位建議直接連接至USB Port VBUS電源trace，盡量避免上述的T字形分支trace或穿層時VIA造成的電感影響。
● TVS防護元件的GND腳位應直接與PCB Layout中大面積的GND層直接連接，避免使用PCB Trace連接防護元件的GND腳。
● 如圖二所示，在進行多通道TVS保護元件的PCB Layout時，VDD或GND腳可能需要使用VIA連接，建議設計時採用兩個或兩個以上VIA過孔連接進行PCB 穿層，目的為降低接地阻抗值及降低電感效應。
● 如圖二所示，6-pin TVS的位置已盡量接近Connector，佈線亦應盡量縮短。避免前述耦合至鄰近或下層訊號或電源路徑的可能性，亦盡可能降低宣洩ESD/EOS能量時產生的電磁波干擾。
● 進行訊號線防護設計時，應盡可能將TVS保護元件的PAD直接設計於訊號線trace上，避免T字形分支路徑額外造成的電感影響保護元件的功效，亦可參考以下之實際layout案例比較。
案例一 : 錯誤的PCB Layout方式
圖三、錯誤的保護元件Layout方式
如圖三中訊號線的PCB Layout是透過T字分支的路徑(如圖三藍色框處所示)連接到保護元件，將會導致保護電路箝制電壓上升，增加ESD/EOS能量往內部電路分流的風險，最終可能導致保護元件無法發揮其應有的效果。
案例二 : 正確的PCB Layout方式
圖四、正確的防護元件Layout方式
如圖四中訊號線的PCB Layout是將防護元件PAD直接設計在訊號的走線上，符合圖二中訊號線的layout guideline，並未造成額外的T字分支路徑(如圖四藍色框處所示)，可確保ESD/EOS能量由Connector進入時，防護元件可發揮最佳的防護效果。
總結 :
隨著電子產品小型化的趨勢，需留意防護元件在PCB上的擺放位置及Layout方式，避免錯誤的佈線導致ESD/EOS防護效果不好。故在設計保護電路時，在選擇正確及有效的TVS防護元件後，妥善完成PCB Layout佈線也是影響最終防護結果的重要環節。